CELL VOLTAGE PICKUP - Potenzialabgriff

Eine Zellkontaktierungseinheit CVP (Cell Voltage Pickup) ist ein multikanaliger Potenzialabgriff zur Erfassung von Zellspannungen an Batterie- oder Brennstoffzellenstapeln - https://www.smart-testsolutions.de/en/products-services/cell...

voltage pick-up region = Abgriffsbereich der Spannung

z. B.: Abgriffsbereich der Hochspannung - https://de.fyswitchgear.com/power-distribution-transformer/o...

Upon a closer look I actually believe none of the entries made so far really nailed it.
This is clearly about the structure/design of a semiconductor or most likely a memory array in specific!

Zum besseren Verständnis hier einige Illustrationen über verschiedene Designs und die Erklärung der in der Quelle verwendeten Begriffe:
https://pulsic.com/analog-layout-wells-taps-and-guard-rings/

Ein Problem, was es bei solchen Halbleiterkonstruktionen zu lösen gilt, ist u.a. die Isolation, das Vermeiden von Leckströmen und sog. Latch ups (https://de.wikipedia.org/wiki/Latch-up-Effekt) durch parasitäre Halbleiterstrukturen zu verhindern - siehe auch https://de.wikipedia.org/wiki/Metall-Oxid-Halbleiter-Feldeff... unter Lateraler DMOS Fet

Der Link von B Vrooman erklärt das hier vorliegende Design sehr gut:
https://patents.google.com/patent/KR20050005711A/en . Wer sich das koreanische Original runterlädt findet dort eine Illustration die "34 n well VPP" und "36 p well VBB"
(hier die Spannungsabkürzungen auf Deutsch : https://de.wikipedia.org/wiki/Spannungsbezeichnung)
Zeigen und das Chip-Design erklären.
Es handelt sich hier bei "voltage pick ups" ( ganz im Gegensatz und in Unterscheidung zu "pick up voltage") um physische Kontaktstellen zwecks Spannungszufluss oder -abfluss, gemeinhin i.A. als "source" und "drain" benannt.
Da hier aber N-Mos und P-Mos vorliegen und sich die Flussrichtung ändert wird in der Quelle EIGENTLICH von "voltage pick-up region" gesprochen.
Das ist ein ganz genereller Term für o.g. .
Vroomans Link erklärt den Aufbau sehr gut: "PMOS transistors are formed in N wells, and NMOS transistors are formed in P wells. In order for a MOS transistor to operate normally, an appropriate bias (usually referred to as a bulk bias) must be applied to the N well or P well. Normally, the base voltage VSS or the back bias voltage VBB is applied to the N well, and the high potential voltage VPP is applied to the P well.

On the other hand, in order to apply a bias to the well, a conductor must be connected to the well. If a very high conductor such as a metal is directly connected to the well, the contact resistance is very high. This is a characteristic of the semiconductor. When the silicon and the metal are in contact, if the impurity concentration of the silicon is not high, the contact resistance is very high due to the difference in work function of the two materials, and the contact resistance does not have a positive characteristic.

Thus, one side of the well without source / drain formation is doped with impurities of the same polarity as the well, and a region having an impurity concentration as high as 1E20 / cm 3 (this is called a pickup region) is applied, and a bulk bias is applied thereto. have. On the other hand, the pickup region is also used to prevent the latch-up phenomenon between the PMOS transistor and the NMOS transistor, the pickup region is often referred to as a guard ring (guardring)." and
"Since the pick-up region can be made at the time of forming the source / drain regions of the MOS transistor, no additional process is required and only the region is secured."

Wiki nennt dies hier Anschluss oder einfach Kontakte :
https://de.wikipedia.org/wiki/Metall-Oxid-Halbleiter-Feldeff...
z.B. "Source bezeichnet den Anschluss, von dem die für den Ladungstransport verantwortlichen Ladungsträger (Majoritätsladungsträger) im leitenden Fall in Richtung des Drain-Anschlusses driften."

Das auch "memory cells" oder "strap cells" eine solche Funktion innerhalb einer Speicherkonstruktion einnehmen können ist hier illustriert:
https://patents.google.com/patent/US20170200491
u.a. : "A memory array, comprising:
a plurality of memory cells arranged in columns and rows, the columns of memory cells are arranged in a first direction, the rows of memory cells are arranged in a second direction different from the first direction;
a plurality of first-type strap cells arranged in one or more first rows, wherein each of the plurality of first-type strap cell comprises a P-type well strap structure, and the P-type well strap structure is configured to electrically connect a P-type well of the first-type strap cell with a first voltage connector electrically coupled with a first voltage line; and
a plurality of second-type strap cells arranged in one or more second rows different from the one or more first rows of plurality of first-type strap cells, the one or more second rows being substantially parallel to the one or more first rows, wherein each of the plurality of second-type strap cells comprises an N-type well strap structure, and the N-type well strap structure is configured to electrically connect an N-type well of the second-type strap cell with a second voltage connector electrically coupled with a second voltage line,"